西门子EDA全面加速芯片功能验证流程

随着半导体工艺制程的不断演进与系统复杂度的持续攀升，单颗芯片的集成规模已从数亿门级迅速跨越至数百亿门级。与此同时，市场窗口持续收窄，产品上市周期不增反减：在消费电子领域，旗舰智能终端几乎每年都需实现重大迭代；即便在对安全与可靠性要求极高的汽车领域，如智能驾驶与智能座舱系统，亦呈现出快速迭代、多方案并行的激烈竞争态势。

西门子EDA的Questa One智能验证平台与Veloce CS硬件仿真平台，正通过验证工具的智能化演进以及系统级、软硬件协同验证的深度应用，全面加速芯片功能验证流程，深刻重构芯片设计的整体范式与效率边界。

01 Questa One AI驱动带来更快验证引擎

EDA验证领域因设计复杂度提升而面临验证周期长、工作量大的核心挑战，客户迫切期望加速验证收敛，通过穷尽性分析发现更深层的问题。与此同时，EDA工具的智能化已成为提升设计质量、降低错误率的关键。随着AI技术在EDA领域的逐步成熟，其为芯片设计带来革命性变化，显著提升效率与质量，降低开发成本，缩短产品上市时间。

西门子EDA推出的Questa One智能验证软件产品平台，以AI技术赋能连接性、数据驱动方法和可扩展性，突破集成电路验证流程限制，助力工程团队有效提高生产效率，支持从IP到芯片级系统 (SoC) 再到大型系统的大规模复杂设计。

Questa One将集成电路验证从被动反应流程重新定义为可以自优化的智能系统，集成了AI驱动的自动化、预测分析及工作流程无缝连接的能力，可提供更快的功能、故障仿真和形式化验证引擎，可实现仿真时间缩短至原来的六分之一，人工测试量减少10–100倍，大幅缩短验证周期并减少人工工作量。

尤其值得关注的是其在DFT验证方面的突破。 随着半导体技术节点持续微缩，器件缺陷密度上升、工艺波动加剧，传统测试方法难以检测新型细微缺陷及老化效应；同时，芯片集成数十亿晶体管与异构IP核，导致测试数据量激增、功耗约束收紧，进一步推高DFT实现的成本与复杂度。此外，为满足汽车、航天等高端应用的全生命周期可靠性要求，DFT技术还需覆盖从制造到退役的全流程保障。

针对这些挑战，Questa One DFT验证解决方案通过其全面功能特性，与Tessent解决方案无缝集成提供显著的效率优势，助力设计团队高效完成DFT签核：

静态分析能力

支持RTL综合前至综合后的等价性验证；

自动化指令

实现MBIST插入后无缝的时钟域/复位域（CDC/RDC）分析；

毛刺SVA生成

针对毛刺场景分析的自动化协议SVA生成；

增强的门级仿真性能

显著提升仿真效率；

可扩展功能故障分级

通过改进结构扫描缺陷覆盖率提升验证质量；

DFT感知调试与X传播分析

精准识别DFT相关设计问题；

软件感知验证IP

加速内建自测试（IST）验证流程。

西门子EDA数字功能验证应用工程部门负责人杨耿：“Questa One Sim DX DFT仿真加速方案与Tessent半导体生命周期解决方案协同工作，提供覆盖全流程的解决方案，为签署ATPG与MBIST模式验证提供所需的效率与性能优势。通过该联合方案，可显著降低DFT签核在流片流程中成为瓶颈的风险。其效益深远，在编译、优化和仿真等各阶段均能提升效率与性能。”

这种深度集成的验证方法不仅加速了DFT签收进程，更通过AI驱动的智能分析使验证从被动检测转变为主动预防，高度契合现代芯片设计对高可靠性和快速上市的双重需求。

值得一提的是，西门子EDA基于EDA AI System统一技术底座，已将AI深度集成到芯片设计的各个环节，除了Questa One智能验证软件产品，还有Calibre Vision AI、Aprisa AI、Solido生成式和代理式AI等，全面赋能工程师应对日益复杂的设计挑战。

02 Veloce CS助力验证向全系统、多场景演进

在当前芯片设计复杂度激增的背景下，功能验证的范畴已从模块/IP层级加速向全系统、多场景演进。这意味着验证工作不仅需要覆盖全芯片（Full SoC）的集成验证与基于Chiplet的多芯片协同验证，更需延伸至具体应用场景，如车载系统，要涵盖芯片、道路场景及底盘模型的验证。扩大验证边界以匹配真实应用场景，是能在前期高效暴露系统级风险、确保芯片在复杂环境中功能安全与可靠性的关键。

为支撑系统级验证需求，西门子EDA Veloce CS支持验证芯片设计中涉及的各类互联协议。不仅全面支持UCIe、CXL等主流互联标准，还支持前沿的互联标准，包括支持多个加速节点间共享DDR与HBM带宽的UA Link（Ultra Accelerator），以及基于Virtual Ethernet实现的UEC（Ultra Ethernet Consortium）技术，以满足HPC和AI场景对高性能、分布式和无损传输的严苛需求。

与此同时，随着异构集成的复杂度越来越高，所带来的验证挑战也在不断加剧。例如ARM Zena计算子系统（CSS）集成多达16个高性能的 Cortex-A720AE CPU集群，以应对高级驾驶辅助系统（ADAS）与智能座舱（IVI）的复杂工作负载；同时，其专属的安全岛（Safety Island）由实时处理器 Cortex-R82AE驱动，为功能安全要求严苛的场景提供ASIL-D级保障，应用场景极其复杂。西门子EDA通过Innexis CodeBench与Veloce Codelink能够提供了统一的可视化调试环境，该环境能够有效应对此类多核、多厂商的异构系统验证需求。

西门子EDA硬件辅助验证产品应用工程经理陈哲飞：“我们的工具链具备高度兼容性，能够在单一平台内实现对多核、多厂商异构系统的协同处理与深度调试，无需连接多个硬件调试器或启动多套软件，从而显著提升验证效率与调试深度。”

值得一提的是，在支持各类先进互联标准、异构集成CPU集群的基础上，西门子EDA基于Veloce Strato CS硬件加速平台和Innexis Developer Pro软件环境，能够构建了一套覆盖虚拟模型、混合模型至完整RTL层级的全链路集成开发流程，可大幅加速复杂SoC设计进程，支持大量的用户案例，尤其适用于软硬件团队的高效协同。整个系统支持RFRA（Run Fast and Run Accurate），能够在运行速度与精度间实现灵活平衡：当用户侧重于开发效率时，可运行于基于事务级模型的QEMU虚拟环境，获得百MHz级别的执行速度；当用户需要深入分析系统性能时，则可切换至周期精确的Veloce Strato CS硬件加速平台，以准确评估带宽、延迟与功耗等关键指标，从而在芯片流片前实现全面验证与优化。

西门子EDA硬件辅助验证产品应用工程经理陈哲飞：“Veloce平台能有效降低流片风险。以某客户设计通用 GPGPU为例，其关键PCIe模块虽已在其他平台完成仿真验证，但在Veloce平台上通过QEMU Host模拟真实服务器主机环境，经PIPE接口连接PCIe端点时，才暴露出一个其他仿真验证平台无法捕捉的深层错误。该错误深藏于RTL代码中，无法通过软件修补，若非及时发现，将直接导致芯片核心功能失效，造成重大损失。”

03 完备生态链助力验证效率全面提升

西门子EDA积极构建多维度、深层次的生态合作网络，其合作战略不仅涵盖全球领先的高速互连硅IP伙伴，更深度融入主流处理器架构与开放硬件生态，积极应对复杂芯片与系统设计带来的验证挑战。

在与核心IP伙伴的合作中，西门子EDA与Alphawave Semi的战略联动尤为突出，通过其销售渠道将后者先进的高速互连硅IP引入市场，共同应对复杂互联挑战。产品涵盖Alphawave Semi用于连接和存储器协议的前沿IP平台，例如Ethernet、PCIe、CXL、HBM和UCIe（裸片到裸片）互联等，为先进SoC、3D-IC和Chiplet结构提供高带宽、高可靠性的互联基础。

西门子EDA数字功能验证应用工程部门负责人杨耿：“我们的价值在于提供“硅IP+验证IP”的完备生态链。客户在获得高性能IP授权的同时，能直接使用与之配套的、经过充分验证的测试环境。这种深度集成带来了两大核心优势：一是显著缩短验证周期，避免从零搭建测试平台的时间消耗；二是构成一个经过闭环验证的可靠解决方案，显著降低了系统集成阶段的技术风险，使项目周期更具可预测性，为客户的快速上市提供坚实保障。”

在处理器生态体系布局上，西门子EDA采取了“深化主流”与“拥抱开源”的双轨并行策略，全面覆盖多元化的算力需求。

一方面，公司持续深化与Arm的长期战略合作，其Veloce Strato CS与Veloce proFPGA CS已被Arm正式采纳为Arm NeoverseCSS设计流程的关键组成部分；另一方面，西门子EDA积极融入RISC-V开放生态，并与中国本土力量紧密协同。其Veloce proFPGA CS平台已成功支持达摩院高性能RISC-V处理器玄铁C908X、C920、C930的验证效率的全面提升。

西门子EDA依托AI赋能的Questa One智能验证平台、支持全系统多场景验证的Veloce CS硬件仿真系统，以及深度协同的产业链生态，构建了一套覆盖从IP到系统级的完整验证解决方案，显著提升验证效率与覆盖深度，将系统级风险识别大幅前置，不仅为复杂芯片的成功流片提供了坚实保障，更大幅缩短验证周期，加速产品快速上市。