简单认识半导体的杂质和缺陷

没有任何杂质原子和结构缺陷的半导体称为本征半导体，在这种完美的半导体中，电子要么存在于导带中,要么存在于价带中，不可能存在于导带底和价带顶之间,因为那是禁带。但当半导体中存在杂质原子或结构缺陷时，晶格势场的严格周期性被打破,因此,禁带中间有可能形成一些能级。这种杂质或缺陷可能是半导体制造工艺中无意引人的，也可能是为制造器件而有意引人的,特别是杂质。本节将讨论半导体工业中大量使用的杂质的物理性质,尤其是对半导体能带和电学性质的影响，介绍半导体中各种维度缺陷的产生及其影响。

2.4.1 杂质类型

根据杂质在半导体晶格中占据的位置,可将杂质分为替位杂质和间隙杂质。当杂质原子取代半导体原有晶格中的原子时，这种杂质称为替位杂质;当杂质原子处于晶格的间隙位置时,则称为间隙杂质。根据杂质向半导体提供或从半导体接受电子，杂质又可以分为施主杂质和受主杂质。根据杂质能级在禁带中的位置，又可分为浅能级杂质和深能级杂质。在半导体器件制造中最有用的是替位杂质,而且是浅能级杂质。下面以硅为例,讨论元素周期表中II族和V族原子的杂质能级及其对半导体的影响。2.4.2 施主和受主的杂质能级及电离能V族原子(如磷)常以替位方式存在于硅晶体品格中,形成如图2.7所示的价键结构。磷原子的外层5个价电子中,4个价电子与相邻的硅原子形成共价键,多余1个电子。这个未与硅成键的电子仍然受到磷离子的库仑束缚作用,但束缚力与成键电子相比,要弱得多,其能态位置只略低于导带底,很容易受热激发,释放到导带,成为导电电子。因此,磷等V族原子被称为硅半导体的施主杂质,其能级位置如图2.8中的施主能级所示。施主能级与导带底之间的能量差值称为施主杂质电离能,可用类氢模型13.6(m/mo)/e,2进行估算，一般在几十毫电子伏特量级，远小于禁带宽度,因而这种杂质又称为浅能级杂质。浅能级杂质电离能与室温电子热运动能量kT相当，因此，室温下这种浅能级杂质的电离率很高。

若在硅中掺入族原子(如硼),则其与相邻硅原子形成4个共价键时缺少1个电子,也就是说,它可以从硅晶体中接受1个电子,所以,硼原子称为受主杂质。类似地,其能级位于价带顶以上，与价带顶相差一个空穴的束缚能,即电离能，如图2.8所示。

若在硅中掺入族原子(如硼),则其与相邻硅原子形成4个共价键时缺少1个电子,也就是说,它可以从硅晶体中接受1个电子,所以,硼原子称为受主杂质。类似地,其能级位于价带顶以上，与价带顶相差一个空穴的束缚能,即电离能，如图2.8所示。

2.4.3 半导体导电类型

在本征半导体中,电子与空穴的数量完全相同。掺有施主杂质的半导体,其电子的数量多于空穴的数量,因此称其为n型半导体,n代表负极性电荷导电粒子(即电子)。掺有受主杂质的半导体，其空穴的数量多于电子的数量,因此称其为p型半导体,p代表正极性电荷导电粒子(即空穴)。在n型半导体中，电子称为多数载流子(简称多子)，空穴称为少数载流子(简称少子);在p型半导体中,则正好相反。通常半导体器件是由n型层和p型层半导体组合而成的。根据某种器件性能要求,有些器件中也会加入本征导电层,本征半导体常称为i型。在化合物半导体中，也可以通过掺入某种杂质,以获得所需导电类型。另外,如果两种原子的化学计量比偏离正常值,也会影响材料导电类型与电导率。例如,砷化镓中砷取代镓位，它倾向于释放电子,起施主作用;镓取代砷位,则倾向于接受电子，起受主作用。

2.4.4半导体中的缺陷

广义上，凡是与理想晶体周期性结构发生的偏离都可称为缺陷。根据缺陷的维度，可分为点缺陷(零维)、线缺陷(一维)、面缺陷(二维)和体缺陷(三维)。前面所说的施主和受主杂质就是一种点缺陷,它们属非本征点缺陷,因为它们是与半导体母体不同的原子,破坏了原有的周期性晶格势场，对半导体的电学特性有很大影响。在半导体器件和集成电路制造中，往往通过引人杂质来达到调控器件特性的目的。除此之外,在半导体工艺中还会形成一些缺陷,在许多情况下,它们对器件性能会造成不利影响。下面将根据缺陷的维度,对它们分别进行讨论。

零维点缺陷除杂质外,还有空位和间隙原子。在T>0K时，原子会在晶格平衡位置上作热振动,尽管热振动平均能量比晶格束缚能小得多,但根据统计物理,总是存在一定的几率使原子挣脱品格束缚。考虑到晶格原子密度的巨大数目,在热平衡时总会产生一定浓度的空位,这些挣脱格点的原子就成为间欧原子,如图2.9所示[.4。这种空位和间原子是本征缺陷,它们的浓度强烈地依赖于晶格温度,所以,这种点缺陷又称为热缺陷。热缺陷主要有以下3种存在形式。

第一种称弗仑克耳缺陷,是指当原子热振动脱离格点,同时出现一个空位和一个间原子,如图2.9Ca)所示。第二种称肖特基缺陷,是指当原子脱离格点留下一个空位后,间隙原子从内部跑到表面格点,即晶体中只看到一个空位而看不到间原子,如图2.9(b)所示。间隙原子的迁移并非是从内部深处直接跑到表面,实际上是在表面附近的晶格原子先脱离格点产生一个空位,而内部深处的间隙原子通过扩散运动到达该空位,与之复合成为一个晶格原子。热缺陷的第三种存在形式是间隙原子缺陷,与肖特基缺陷正好相反,它是空位跑到表面消失,内部只看到间隙原子。而间隙原子缺陷除了真正造成一个间隙原子外,还可以是两个原子共享一个格点,如图2.9(c)所示。

对于化合物半导体，它有两种晶格原子，而每种格点的空位缺陷浓度也不尽相同,如砷化镓中Ga和As的空位浓度分别是

另外,由于Gn和As的饱和蒸汽压不同,在GaAs中,还有可能由于Ga/s化学计量比应当指出.上述热缺陷的物理图像是简化了的,实际情况更为复杂。当一个空位缺陷偏离1而引起的一些点缺陷,如As位被Ga取代。产生时,所发生最简单的情况是4个键同时断裂,这使得4个最近邻原子都呈现电中性,但也造成了4个不饱和电子壳层,这种空位缺陷称为中性空位,用V表示。另一种可能的情况是,空位产生时可以留下一个电子,该电子可与邻近某一个原子的价电子成键，使之带个单位的负电荷,这种空位缺陷称为一1价空位,用V表示。同样,空位缺陷还可以有-2、-3、-4、+1、+2、+3、+4价空位,尽管三价和四价离化的空位在实践中并不重要。由于这些带电空位与中性空位的激活能明显不同,本征点缺陷浓度的精确模型实际上是很复杂的。

一维线缺陷通常就是指位错。位错的产生是应力作用的结果。当晶体受到应力较小时,晶体会产生弹性形变;当应力超过一定数值时,则晶体会发生塑性形变,此时晶体的一些晶面会发生相对位移,这种位移称为滑移。晶体中已滑移和未滑移区域的交界线称为位错线,在滑移方向上的位移称为滑移矢量,又称为伯格斯矢量。根据位错线与滑移矢量夹角，可将位错分为刃位错(又称棱位错)和螺位错。

图2.10展示了刃位错的形成及特点[3]。设想把一块晶体在ABEF晶面的上半部分沿6方向施加足够大推力向右推移,使得原本与AB重合的A'B'沿b方向滑移了一个原子间距,进而使上半部分晶面逐个向右滑移一个原子间距,直至结束于EFGH面。晶面滑移的微观示意图如图2.10(b)所示，相当于在EF处产生了半个额外晶面,EF为位错线,b为滑移矢量。这半个额外晶面就像一把刀切进晶体，其端面就像刀刃，所以,这种位错称为刃位错，一般用符号""表示。需要指出的是,刃位错并不要求滑移矢量一定与位错线呈90角。如在硅和锗中,(111)面是常见的滑移面，位错线在(111)面内的[101],滑移方向是[110],两者的夹角为60,故称60棱位错[3]。

螺位错是滑移矢量与位错线平行的位错,如图2.11所示(G。如图2.11(a)所示,设想ABCD晶面上半部的右半部分沿AD施加一个足够大的推力,使其发生滑移,滑移的微观示意图和剖面图分别如图2.11(b)和(c)所示。这种位错的位错线和滑移矢量都是沿AD方向,即相互平行。如果设想绕者位错线AD,沿"东-南-西-北"路径从一个格点到另一个格点一步步地移动,则会发现这种移动的轨迹就是一种螺旋上升的折线,故这种位错称为螺位错。

晶体中的位错是存在应力的标志。如在刃位错产生前,所有共价键的键长处于一种平衡状态,但当额外的半晶面原子插人后,这些原子(尤其是靠近位错线)与相邻晶面原子之间的键长被压缩了，而未被插人的半晶面(尤其是靠近位错线)的相邻晶面的键长则被拉伸了。位错经常是由点缺陷团聚形成的[5。晶体中每个点缺陷对应着一个与缺陷表面积相关的能量，当点缺陷团聚形成额外的半晶面(即形成位错)时,缺陷总表面积减少,因此,表面能倾向于降低，即当晶体中随机运动着的点缺陷团聚成位错时,将释放部分能量,更趋稳定。由此可见，位错是可以运动的。攀移和滑移是位错的两种主要运动机制,如图2.12所示。若将图2.12(b)作为一个刃位错的初始状态，当该位错俘获一些间隙原子后，位错线向下运动了两个原子间距,如图2.12(a)所示。而当该晶体上半部受到向右切应力作用时,则位错线相邻的晶面会断裂成两个半晶面，下半晶面与原先额外位错面合成一个新的完整晶面,而上半晶面成为一个新的位错晶面,如图2.12(c)所示，即位错向右发生了滑移。

位错线既可以终止于晶体表面,也可以在晶体内部形成一个封闭的圆环,即位错环。位错环往往又与更高维的缺陷(如面缺陷)有关。

位错产生的根本原因是应力。在实际半导体工艺中,应力来源较多,最主要有高温工艺中的温度不均匀。在拉单晶过程中，晶体中心区和外围区存在较高温度梯度(即温度不均匀)。幸运的是这种温差导致的位错可通过拉晶初期将其引至边界而避免。现代集成电路工艺所用的始硅片一般都能达到无位错单品水平。但后续集成电路工艺仍有可能产生较大成方而导致位情的产生。例如,快速热退火也是一种常见的温度不均匀产生的诱因。S1N是一种具有较高张应力的材料,LOCOS工艺中为了避免SiN,薄膜高应力的影响,通常需要预先生长一层薄SiO2膜。对于高浓度掺杂,即使是替位杂质,它与周围母体原子大小不同,也会形成内部应力,使化学键断裂所需的能量降低,更易产生空位。在一些含有原子轰击的工艺中,常会造成一些物理损伤,产生空位和间原子，一旦产生高浓度点缺陷,也会团聚形成位错或其他更高维的缺陷。

二维面缺陷有一些不同表现形式。最简单的例子是多晶的晶粒间界,最受器件制造者关注的面缺陷则是层错。图2.13展示硅和锗中沿[111]方向的层错[5]。对于金刚石结构材料,原子沿[111]方向排列的晶面在正常情况下应按ABCABC...顺序排列。但在图2.13中两处虚线位置，这一正常顺序被打破，上下两处分别变为ABACABCABC...和ABCBCABCABC....即分别多了一层A原子和少了一层A原子，形成了层错。习惯上把多出一层原子的层错称为非本征层错,少掉一层原子的称为本征层错。在硅中大多数层错是非本征层错。层错与位错有一定的类似,层错也是多了或少了一个原子层。从层错的几何特性可知,层错常终止于晶体表面,也可终止于位错。当终止于晶体表面时，其大小和密度可以通过化学显迹的方法测量出来，因为对于某些化学试剂,在层错高应力区腐蚀速率明显加快。层错与空位、间隙原子等点缺陷可发生互作用。对于非本征层错,当它吸收间隙原子时,它将长大;反之，当它吸收空位时,则会缩小。所以,通过测量非本征层错大小在某些工艺前后的变化,可以推断出该工艺过程中究竟是产生间隙原子还是空位。例如,在硅的氧化实验中，发现层错是长大的，说明氧化过程会产生间隙原子，即氧化会诱导间隙原子注入。

三维体缺陷也有几种不同的表现形式。第一种体缺陷是孔洞，当空位浓度足够高，在晶体某些地方空位有可能聚集在一起形成孔洞。第二种体缺陷是杂质的成团(clustering)或析出(precipitation)当杂质浓度高于固溶度时,杂质就会成团或析出,但这种析出可以是非结晶性的析出,也可以是结晶性的析出.如图2.14所示,每个杂质原子仍占据了晶格格点。它们的形成,既可能是由于晶体中存在位错等缺陷吸引杂质聚集,也有可能是由于杂质原子随机扩散相遇而超过析出的临界成核尺寸。那些成团或析出的杂质原子,即使占据了晶格位置,也常常是非电活性的,这就对半导体器件的掺杂浓度设置了一定的上限。

上面介绍的各种缺陷除了施主杂质和受主杂质是故意引人,其他一般是非故意引人,而且似乎都是有害的,其实不然。应当说当这些缺陷在有源区时,它们的确会产生许多不利影响。空位、间原子、位错和层错会引起周围品格畸变,引起禁带宽度的增大或缩小。另外，这些结构缺陷还往往会在禁带中形成一些较深能级,成为电子和空穴的有效复合中心,降低少子寿命,对双极型器件和光电子器件产生不利影响,所以,一般情况下要尽量避免这些缺陷。但当这些缺陷位于无器件区时,它们不仅对器件不会造成有害影响,而且有时甚至是有益的。例如,在硅片背面引人一些应变或损伤，或在硅片内部深处引人氧析出(又称氧沉淀),这些缺陷可以将点缺陷和不需要的重金属残余杂质俘获并限制在非有源区,这种技术称为吸杂。利用背面损伤的吸杂称为非本征吸杂,通过体内氧析出的吸杂通常称为本征吸杂。因为生长单晶硅时通常会溶入较高浓度的氧,降温后氧可能会析出，形成三维体缺陷,而这种体缺陷只要位置、尺寸适当,就可以起到有效吸杂作用。